HBM内存与APU
AMD介绍HBM内存的时候一直以来都说高带宽，低延迟，我想APU既然没有L3，那为什么APU不集成4-8GHBM内存当作L3，一颗就能做到128GB/S的带宽，2颗都能做到256GB/S了，哪怕APU集成2048SP，这带宽都足够满足了。 本帖最后由 冶天 于 2017-4-2 18:08 编辑民用没那么简单,功耗面积发热很难做到.APU是否有L3暂无定论,HPC高性能计算应该是有的.混合结构供电和频率总线还是很难,完全是类似友商的图形低端亮机处理意义不是很大.APU实际上不开超高特效又足够,估计还是打通移位兼容性计算.CPU和GPU同步发展吧.还有一些纯APU需求行业,那么又是能效比.双计算的问题还是很缓慢的.做高比做低可能相对顾虑没那么多,需求大产出高.但现在又没有更多信息可以猜想.单机大作就比较困难了. 技术方面有点难吧 你就不考虑下发热和成本？{:6_170:}不要以为你敲几下键盘就能成真，把想法变成技术不是直接移植就行的{:6_170:} 成本啊。。。65nm的基底也是硅啊
一片HBM用的基底就800个平方啊 Radeon 发表于 2017-4-3 00:42
成本啊。。。65nm的基底也是硅啊
一片HBM用的基底就800个平方啊
结论是小A哭瞎. {:6_232:}技术上的事情，难以说清 hbm 延迟 还是比 l3 缓存大的吧。。。
不过感觉像游戏机 有可能不用 gddr5 用hbm当 内存+显存。
不过不是据称 iu 要用hbm显存嘛。 本帖最后由 冶天 于 2017-4-5 10:02 编辑
APU使用DDR4 DDR5高频 1024SP 至少非顶级图形方面足够用 但是内存延迟会增加 需要使用CPU内核还有更高的内位宽发射器使用内存 也包括流水线 晶体管单元 智能路径 HBM在SOC周边 位宽大 频率低 直接使用延迟确实大 效用收益低 要看看VEGA HBCC TLB硬件和软件优化度再进一步融入APU SOC 实际上低频和高频四通道和相对的空间并不一定比新型框架收益大 但是设计和制造难度只高不低 温度和功率 也会制约 那么传统性逐渐在失效 还是需要可定义状态改变单一工作结构 实现多作业变通转换 层次软硬 也就是说的可编程FPGA 如果能使用多核分工或者NCU分布式进入位宽总线 要么直接加速内存颗粒的线径 也可以逐步降低延迟 毕竟APU结构长线和步骤太远 不是宽短的快
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